Classic Timing Analyzer report for clock_div Wed Mar 4 09:41:20 2009 Quartus II Version 7.2 Build 151 09/26/2007 SJ Full Version --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Timing Analyzer Summary 3. Timing Analyzer Settings 4. Clock Settings Summary 5. Clock Setup: 'CLK' 6. tco 7. Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2007 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +-------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Timing Analyzer Summary ; +------------------------------+-------+---------------+----------------------------------+----------+-----------+------------+----------+--------------+ ; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ; +------------------------------+-------+---------------+----------------------------------+----------+-----------+------------+----------+--------------+ ; Worst-case tco ; N/A ; None ; 7.300 ns ; CLK_T1S ; CLK_OUT ; CLK ; -- ; 0 ; ; Clock Setup: 'CLK' ; N/A ; None ; 166.67 MHz ( period = 6.000 ns ) ; COUNT[6] ; COUNT[14] ; CLK ; CLK ; 0 ; ; Total number of failed paths ; ; ; ; ; ; ; ; 0 ; +------------------------------+-------+---------------+----------------------------------+----------+-----------+------------+----------+--------------+ +---------------------------------------------------------------------------------------------------------------+ ; Timing Analyzer Settings ; +----------------------------------------------------------------+--------------------+------+----+-------------+ ; Option ; Setting ; From ; To ; Entity Name ; +----------------------------------------------------------------+--------------------+------+----+-------------+ ; Device Name ; EPF10K30ETC144-1 ; ; ; ; ; Timing Models ; Final ; ; ; ; ; Default hold multicycle ; Same as Multicycle ; ; ; ; ; Cut paths between unrelated clock domains ; On ; ; ; ; ; Cut off read during write signal paths ; On ; ; ; ; ; Cut off feedback from I/O pins ; On ; ; ; ; ; Report Combined Fast/Slow Timing ; Off ; ; ; ; ; Ignore Clock Settings ; Off ; ; ; ; ; Analyze latches as synchronous elements ; On ; ; ; ; ; Enable Recovery/Removal analysis ; Off ; ; ; ; ; Enable Clock Latency ; Off ; ; ; ; ; Use TimeQuest Timing Analyzer ; Off ; ; ; ; ; Number of source nodes to report per destination node ; 10 ; ; ; ; ; Number of destination nodes to report ; 10 ; ; ; ; ; Number of paths to report ; 200 ; ; ; ; ; Report Minimum Timing Checks ; Off ; ; ; ; ; Use Fast Timing Models ; Off ; ; ; ; ; Report IO Paths Separately ; Off ; ; ; ; ; Perform Multicorner Analysis ; Off ; ; ; ; ; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ; +----------------------------------------------------------------+--------------------+------+----+-------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Settings Summary ; +-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+ ; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ; +-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+ ; CLK ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ; +-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clock Setup: 'CLK' ; +-----------------------------------------+-----------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+ ; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ; +-----------------------------------------+-----------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+ ; N/A ; 166.67 MHz ( period = 6.000 ns ) ; COUNT[1] ; COUNT[22] ; CLK ; CLK ; None ; None ; 5.300 ns ; ; N/A ; 166.67 MHz ( period = 6.000 ns ) ; COUNT[1] ; COUNT[21] ; CLK ; CLK ; None ; None ; 5.300 ns ; ; N/A ; 166.67 MHz ( period = 6.000 ns ) ; COUNT[1] ; COUNT[20] ; CLK ; CLK ; None ; None ; 5.300 ns ; ; N/A ; 166.67 MHz ( period = 6.000 ns ) ; COUNT[6] ; COUNT[14] ; CLK ; CLK ; None ; None ; 5.300 ns ; ; N/A ; 169.49 MHz ( period = 5.900 ns ) ; COUNT[6] ; COUNT[0] ; CLK ; CLK ; None ; None ; 5.200 ns ; ; N/A ; 172.41 MHz ( period = 5.800 ns ) ; COUNT[3] ; COUNT[22] ; CLK ; CLK ; None ; None ; 5.100 ns ; ; N/A ; 172.41 MHz ( period = 5.800 ns ) ; COUNT[3] ; COUNT[21] ; CLK ; CLK ; None ; None ; 5.100 ns ; ; N/A ; 172.41 MHz ( period = 5.800 ns ) ; COUNT[3] ; COUNT[20] ; CLK ; CLK ; None ; None ; 5.100 ns ; ; N/A ; 172.41 MHz ( period = 5.800 ns ) ; COUNT[3] ; COUNT[14] ; CLK ; CLK ; None ; None ; 5.100 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[6] ; CLK_T1S ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[6] ; COUNT[22] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[4] ; COUNT[22] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[0] ; COUNT[22] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[1] ; COUNT[19] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[6] ; COUNT[21] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[4] ; COUNT[21] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[0] ; COUNT[21] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[6] ; COUNT[20] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[4] ; COUNT[20] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[0] ; COUNT[20] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[6] ; COUNT[6] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[3] ; COUNT[0] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[5] ; COUNT[14] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[4] ; COUNT[14] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[8] ; COUNT[14] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 175.44 MHz ( period = 5.700 ns ) ; COUNT[6] ; COUNT[9] ; CLK ; CLK ; None ; None ; 5.000 ns ; ; N/A ; 178.57 MHz ( period = 5.600 ns ) ; COUNT[5] ; COUNT[22] ; CLK ; CLK ; None ; None ; 4.900 ns ; ; N/A ; 178.57 MHz ( period = 5.600 ns ) ; COUNT[5] ; COUNT[21] ; CLK ; CLK ; None ; None ; 4.900 ns ; ; N/A ; 178.57 MHz ( period = 5.600 ns ) ; COUNT[5] ; COUNT[20] ; CLK ; CLK ; None ; None ; 4.900 ns ; ; N/A ; 178.57 MHz ( period = 5.600 ns ) ; COUNT[1] ; COUNT[18] ; CLK ; CLK ; None ; None ; 4.900 ns ; ; N/A ; 178.57 MHz ( period = 5.600 ns ) ; COUNT[5] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.900 ns ; ; N/A ; 178.57 MHz ( period = 5.600 ns ) ; COUNT[4] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.900 ns ; ; N/A ; 178.57 MHz ( period = 5.600 ns ) ; COUNT[8] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.900 ns ; ; N/A ; 181.82 MHz ( period = 5.500 ns ) ; COUNT[3] ; CLK_T1S ; CLK ; CLK ; None ; None ; 4.800 ns ; ; N/A ; 181.82 MHz ( period = 5.500 ns ) ; COUNT[2] ; COUNT[22] ; CLK ; CLK ; None ; None ; 4.800 ns ; ; N/A ; 181.82 MHz ( period = 5.500 ns ) ; COUNT[3] ; COUNT[19] ; CLK ; CLK ; None ; None ; 4.800 ns ; ; N/A ; 181.82 MHz ( period = 5.500 ns ) ; COUNT[2] ; COUNT[21] ; CLK ; CLK ; None ; None ; 4.800 ns ; ; N/A ; 181.82 MHz ( period = 5.500 ns ) ; COUNT[2] ; COUNT[20] ; CLK ; CLK ; None ; None ; 4.800 ns ; ; N/A ; 181.82 MHz ( period = 5.500 ns ) ; COUNT[3] ; COUNT[6] ; CLK ; CLK ; None ; None ; 4.800 ns ; ; N/A ; 181.82 MHz ( period = 5.500 ns ) ; COUNT[3] ; COUNT[9] ; CLK ; CLK ; None ; None ; 4.800 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[5] ; CLK_T1S ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[4] ; CLK_T1S ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[8] ; CLK_T1S ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[6] ; COUNT[19] ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[4] ; COUNT[19] ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[0] ; COUNT[19] ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[3] ; COUNT[18] ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[1] ; COUNT[17] ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[5] ; COUNT[6] ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[4] ; COUNT[6] ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[8] ; COUNT[6] ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[7] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[5] ; COUNT[9] ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[4] ; COUNT[9] ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 185.19 MHz ( period = 5.400 ns ) ; COUNT[8] ; COUNT[9] ; CLK ; CLK ; None ; None ; 4.700 ns ; ; N/A ; 188.68 MHz ( period = 5.300 ns ) ; COUNT[5] ; COUNT[19] ; CLK ; CLK ; None ; None ; 4.600 ns ; ; N/A ; 188.68 MHz ( period = 5.300 ns ) ; COUNT[6] ; COUNT[18] ; CLK ; CLK ; None ; None ; 4.600 ns ; ; N/A ; 188.68 MHz ( period = 5.300 ns ) ; COUNT[4] ; COUNT[18] ; CLK ; CLK ; None ; None ; 4.600 ns ; ; N/A ; 188.68 MHz ( period = 5.300 ns ) ; COUNT[0] ; COUNT[18] ; CLK ; CLK ; None ; None ; 4.600 ns ; ; N/A ; 188.68 MHz ( period = 5.300 ns ) ; COUNT[1] ; COUNT[16] ; CLK ; CLK ; None ; None ; 4.600 ns ; ; N/A ; 188.68 MHz ( period = 5.300 ns ) ; COUNT[7] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.600 ns ; ; N/A ; 188.68 MHz ( period = 5.300 ns ) ; COUNT[0] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.600 ns ; ; N/A ; 188.68 MHz ( period = 5.300 ns ) ; COUNT[10] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.600 ns ; ; N/A ; 188.68 MHz ( period = 5.300 ns ) ; COUNT[6] ; COUNT[8] ; CLK ; CLK ; None ; None ; 4.600 ns ; ; N/A ; 188.68 MHz ( period = 5.300 ns ) ; COUNT[6] ; COUNT[11] ; CLK ; CLK ; None ; None ; 4.600 ns ; ; N/A ; 192.31 MHz ( period = 5.200 ns ) ; COUNT[7] ; COUNT[22] ; CLK ; CLK ; None ; None ; 4.500 ns ; ; N/A ; 192.31 MHz ( period = 5.200 ns ) ; COUNT[2] ; COUNT[19] ; CLK ; CLK ; None ; None ; 4.500 ns ; ; N/A ; 192.31 MHz ( period = 5.200 ns ) ; COUNT[7] ; COUNT[21] ; CLK ; CLK ; None ; None ; 4.500 ns ; ; N/A ; 192.31 MHz ( period = 5.200 ns ) ; COUNT[7] ; COUNT[20] ; CLK ; CLK ; None ; None ; 4.500 ns ; ; N/A ; 192.31 MHz ( period = 5.200 ns ) ; COUNT[5] ; COUNT[18] ; CLK ; CLK ; None ; None ; 4.500 ns ; ; N/A ; 192.31 MHz ( period = 5.200 ns ) ; COUNT[3] ; COUNT[17] ; CLK ; CLK ; None ; None ; 4.500 ns ; ; N/A ; 192.31 MHz ( period = 5.200 ns ) ; COUNT[1] ; COUNT[15] ; CLK ; CLK ; None ; None ; 4.500 ns ; ; N/A ; 192.31 MHz ( period = 5.200 ns ) ; COUNT[0] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.500 ns ; ; N/A ; 192.31 MHz ( period = 5.200 ns ) ; COUNT[10] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.500 ns ; ; N/A ; 192.31 MHz ( period = 5.200 ns ) ; COUNT[2] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.500 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[7] ; CLK_T1S ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[2] ; COUNT[18] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[6] ; COUNT[17] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[4] ; COUNT[17] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[0] ; COUNT[17] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[3] ; COUNT[16] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[7] ; COUNT[6] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[2] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[1] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[9] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[11] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[7] ; COUNT[9] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[3] ; COUNT[8] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 196.08 MHz ( period = 5.100 ns ) ; COUNT[3] ; COUNT[11] ; CLK ; CLK ; None ; None ; 4.400 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[0] ; CLK_T1S ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[10] ; CLK_T1S ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[9] ; COUNT[22] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[8] ; COUNT[22] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[8] ; COUNT[19] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[9] ; COUNT[21] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[8] ; COUNT[21] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[9] ; COUNT[20] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[8] ; COUNT[20] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[8] ; COUNT[18] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[5] ; COUNT[17] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[6] ; COUNT[16] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[4] ; COUNT[16] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[0] ; COUNT[16] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[3] ; COUNT[15] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[0] ; COUNT[6] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[10] ; COUNT[6] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[9] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[11] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[14] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[0] ; COUNT[9] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[10] ; COUNT[9] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[5] ; COUNT[8] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[4] ; COUNT[8] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[8] ; COUNT[8] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[5] ; COUNT[11] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[4] ; COUNT[11] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 200.00 MHz ( period = 5.000 ns ) ; COUNT[8] ; COUNT[11] ; CLK ; CLK ; None ; None ; 4.300 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[2] ; CLK_T1S ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[10] ; COUNT[22] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[7] ; COUNT[19] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[10] ; COUNT[21] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[10] ; COUNT[20] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[2] ; COUNT[17] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[5] ; COUNT[16] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[6] ; COUNT[15] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[4] ; COUNT[15] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[0] ; COUNT[15] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[2] ; COUNT[6] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[14] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[18] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 204.08 MHz ( period = 4.900 ns ) ; COUNT[2] ; COUNT[9] ; CLK ; CLK ; None ; None ; 4.200 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[9] ; CLK_T1S ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[11] ; CLK_T1S ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[7] ; COUNT[18] ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[2] ; COUNT[16] ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[5] ; COUNT[15] ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[9] ; COUNT[6] ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[11] ; COUNT[6] ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[18] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[15] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[12] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[9] ; COUNT[9] ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[11] ; COUNT[9] ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 208.33 MHz ( period = 4.800 ns ) ; COUNT[1] ; COUNT[13] ; CLK ; CLK ; None ; None ; 4.100 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[14] ; CLK_T1S ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[11] ; COUNT[22] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[12] ; COUNT[22] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[9] ; COUNT[19] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[11] ; COUNT[21] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[12] ; COUNT[21] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[11] ; COUNT[20] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[12] ; COUNT[20] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[2] ; COUNT[15] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[14] ; COUNT[6] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[15] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[1] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[12] ; COUNT[0] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[20] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[17] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[16] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[13] ; COUNT[14] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[14] ; COUNT[9] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[7] ; COUNT[8] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[7] ; COUNT[11] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 212.77 MHz ( period = 4.700 ns ) ; COUNT[1] ; COUNT[12] ; CLK ; CLK ; None ; None ; 4.000 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[18] ; CLK_T1S ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[13] ; COUNT[22] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[10] ; COUNT[19] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[13] ; COUNT[21] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[13] ; COUNT[20] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[9] ; COUNT[18] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[10] ; COUNT[18] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[7] ; COUNT[17] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[18] ; COUNT[6] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[20] ; COUNT[0] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[17] ; COUNT[0] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[16] ; COUNT[0] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[13] ; COUNT[0] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[21] ; COUNT[14] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[18] ; COUNT[9] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[0] ; COUNT[8] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[10] ; COUNT[8] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[1] ; COUNT[11] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[0] ; COUNT[11] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[10] ; COUNT[11] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 217.39 MHz ( period = 4.600 ns ) ; COUNT[3] ; COUNT[13] ; CLK ; CLK ; None ; None ; 3.900 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[7] ; COUNT[16] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[15] ; COUNT[6] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[1] ; COUNT[6] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[12] ; COUNT[6] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[21] ; COUNT[0] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[15] ; COUNT[9] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[1] ; COUNT[9] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[12] ; COUNT[9] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[2] ; COUNT[8] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[1] ; COUNT[10] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[2] ; COUNT[11] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[6] ; COUNT[13] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[4] ; COUNT[13] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; N/A ; 222.22 MHz ( period = 4.500 ns ) ; COUNT[0] ; COUNT[13] ; CLK ; CLK ; None ; None ; 3.800 ns ; ; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ; +-----------------------------------------+-----------------------------------------------------+-----------+-----------+------------+----------+-----------------------------+---------------------------+-------------------------+ +--------------------------------------------------------------------+ ; tco ; +-------+--------------+------------+---------+---------+------------+ ; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ; +-------+--------------+------------+---------+---------+------------+ ; N/A ; None ; 7.300 ns ; CLK_T1S ; CLK_OUT ; CLK ; +-------+--------------+------------+---------+---------+------------+ +--------------------------+ ; Timing Analyzer Messages ; +--------------------------+ Info: ******************************************************************* Info: Running Quartus II Classic Timing Analyzer Info: Version 7.2 Build 151 09/26/2007 SJ Full Version Info: Processing started: Wed Mar 4 09:41:19 2009 Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off clock_div -c clock_div Info: Started post-fitting delay annotation Info: Delay annotation completed successfully Warning: Found pins functioning as undefined clocks and/or memory enables Info: Assuming node "CLK" is an undefined clock Info: Clock "CLK" has Internal fmax of 166.67 MHz between source register "COUNT[1]" and destination register "COUNT[22]" (period= 6.0 ns) Info: + Longest register to register delay is 5.300 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC1_D31; Fanout = 3; REG Node = 'COUNT[1]' Info: 2: + IC(0.500 ns) + CELL(0.400 ns) = 0.900 ns; Loc. = LC3_D30; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1]' Info: 3: + IC(0.000 ns) + CELL(0.100 ns) = 1.000 ns; Loc. = LC4_D30; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[2]' Info: 4: + IC(0.000 ns) + CELL(0.100 ns) = 1.100 ns; Loc. = LC5_D30; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[3]' Info: 5: + IC(0.000 ns) + CELL(0.100 ns) = 1.200 ns; Loc. = LC6_D30; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[4]' Info: 6: + IC(0.000 ns) + CELL(0.100 ns) = 1.300 ns; Loc. = LC7_D30; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[5]' Info: 7: + IC(0.000 ns) + CELL(0.100 ns) = 1.400 ns; Loc. = LC8_D30; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[6]' Info: 8: + IC(0.300 ns) + CELL(0.100 ns) = 1.800 ns; Loc. = LC1_D32; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[7]' Info: 9: + IC(0.000 ns) + CELL(0.100 ns) = 1.900 ns; Loc. = LC2_D32; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[8]' Info: 10: + IC(0.000 ns) + CELL(0.100 ns) = 2.000 ns; Loc. = LC3_D32; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[9]' Info: 11: + IC(0.000 ns) + CELL(0.100 ns) = 2.100 ns; Loc. = LC4_D32; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[10]' Info: 12: + IC(0.000 ns) + CELL(0.100 ns) = 2.200 ns; Loc. = LC5_D32; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[11]' Info: 13: + IC(0.000 ns) + CELL(0.100 ns) = 2.300 ns; Loc. = LC6_D32; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[12]' Info: 14: + IC(0.000 ns) + CELL(0.100 ns) = 2.400 ns; Loc. = LC7_D32; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[13]' Info: 15: + IC(0.000 ns) + CELL(0.100 ns) = 2.500 ns; Loc. = LC8_D32; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[14]' Info: 16: + IC(0.300 ns) + CELL(0.100 ns) = 2.900 ns; Loc. = LC1_D34; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[15]' Info: 17: + IC(0.000 ns) + CELL(0.100 ns) = 3.000 ns; Loc. = LC2_D34; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[16]' Info: 18: + IC(0.000 ns) + CELL(0.100 ns) = 3.100 ns; Loc. = LC3_D34; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[17]' Info: 19: + IC(0.000 ns) + CELL(0.100 ns) = 3.200 ns; Loc. = LC4_D34; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[18]' Info: 20: + IC(0.000 ns) + CELL(0.100 ns) = 3.300 ns; Loc. = LC5_D34; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[19]' Info: 21: + IC(0.000 ns) + CELL(0.100 ns) = 3.400 ns; Loc. = LC6_D34; Fanout = 2; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[20]' Info: 22: + IC(0.000 ns) + CELL(0.100 ns) = 3.500 ns; Loc. = LC7_D34; Fanout = 1; COMB Node = 'lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[21]' Info: 23: + IC(0.000 ns) + CELL(0.900 ns) = 4.400 ns; Loc. = LC8_D34; Fanout = 1; COMB Node = 'lpm_add_sub:Add0|addcore:adder|unreg_res_node[22]' Info: 24: + IC(0.500 ns) + CELL(0.400 ns) = 5.300 ns; Loc. = LC6_D33; Fanout = 2; REG Node = 'COUNT[22]' Info: Total cell delay = 3.700 ns ( 69.81 % ) Info: Total interconnect delay = 1.600 ns ( 30.19 % ) Info: - Smallest clock skew is 0.000 ns Info: + Shortest clock path from clock "CLK" to destination register is 1.500 ns Info: 1: + IC(0.000 ns) + CELL(1.300 ns) = 1.300 ns; Loc. = PIN_55; Fanout = 24; CLK Node = 'CLK' Info: 2: + IC(0.200 ns) + CELL(0.000 ns) = 1.500 ns; Loc. = LC6_D33; Fanout = 2; REG Node = 'COUNT[22]' Info: Total cell delay = 1.300 ns ( 86.67 % ) Info: Total interconnect delay = 0.200 ns ( 13.33 % ) Info: - Longest clock path from clock "CLK" to source register is 1.500 ns Info: 1: + IC(0.000 ns) + CELL(1.300 ns) = 1.300 ns; Loc. = PIN_55; Fanout = 24; CLK Node = 'CLK' Info: 2: + IC(0.200 ns) + CELL(0.000 ns) = 1.500 ns; Loc. = LC1_D31; Fanout = 3; REG Node = 'COUNT[1]' Info: Total cell delay = 1.300 ns ( 86.67 % ) Info: Total interconnect delay = 0.200 ns ( 13.33 % ) Info: + Micro clock to output delay of source is 0.300 ns Info: + Micro setup delay of destination is 0.400 ns Info: tco from clock "CLK" to destination pin "CLK_OUT" through register "CLK_T1S" is 7.300 ns Info: + Longest clock path from clock "CLK" to source register is 1.500 ns Info: 1: + IC(0.000 ns) + CELL(1.300 ns) = 1.300 ns; Loc. = PIN_55; Fanout = 24; CLK Node = 'CLK' Info: 2: + IC(0.200 ns) + CELL(0.000 ns) = 1.500 ns; Loc. = LC2_D36; Fanout = 2; REG Node = 'CLK_T1S' Info: Total cell delay = 1.300 ns ( 86.67 % ) Info: Total interconnect delay = 0.200 ns ( 13.33 % ) Info: + Micro clock to output delay of source is 0.300 ns Info: + Longest register to pin delay is 5.500 ns Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC2_D36; Fanout = 2; REG Node = 'CLK_T1S' Info: 2: + IC(1.700 ns) + CELL(3.800 ns) = 5.500 ns; Loc. = PIN_91; Fanout = 0; PIN Node = 'CLK_OUT' Info: Total cell delay = 3.800 ns ( 69.09 % ) Info: Total interconnect delay = 1.700 ns ( 30.91 % ) Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 1 warning Info: Processing ended: Wed Mar 4 09:41:20 2009 Info: Elapsed time: 00:00:01